赛思智造:为什么要用PLL时钟芯片替换传统晶体和振荡器?

发表时间:2022-06-24 16:27
文章附图



随着社会智能化程度越来越高,数字化转型全面加速,市场对电子系统的精确度要求也越来越高!


电子系统,

如何保障运行精确度?


一般情况下需要用到“时钟信号”,用来同步各种组件的操作体系对应的数字逻辑,调节数字状态机的顺序。


时钟信号的目的是确保关键的时间参数都在允许的范围内,比如设置和保持时间、传播延迟等。在通信系统中,时钟信号调节同步数据传输的连接速度。


对现代电子系统来讲,时钟信号可能被需求为多个不同频率或者不同输出格式的单一频率的多个输出。


当然,严格控制相位和频率的关系,与外部同步频率源、减少电磁干扰的调制和冗余开关也是系统所需。


电子系统

获取时钟信号的方式:


1.晶体和振荡器


晶振是指产生谐振频率的电子元件,常用的是石英晶体谐振器和陶瓷谐振器。封装有插件和贴片两种方式。主要作用是给电路提供频率信号,具有稳定,抗干扰性能良好的特点,被广泛应用于各种电子产品中。


石英晶体谐振器是一种从石英晶体上按一定方位切下薄片,然后将薄片添加IC组成振荡电路并封装起来的元件,简称为石英晶体、晶体或晶振。一般用金属外壳封装,也有用玻璃壳、陶瓷或塑料封装的。封装以贴片为主。


2.PLL时钟芯片


通常情况下,大多数电子设备正常工作需要外部的输入信号与内部的振荡信号同步。利用锁相环路可以实现同步。


锁相环路是一种反馈控制电路,简称锁相环(PLL,Phase-Locked Loop)。锁相环的特点是:利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因为锁相环可以实现输出信号频率对输入信号频率的自动跟踪,所以锁相环通常用于闭环跟踪电路。


锁相环在工作的过程中,当输出信号的频率与输入信号的频率相等时,输出电压与输入电压可以保持固定的相位差值,即输出电压与输入电压的相位被锁住,这就是锁相环名称的由来。


锁相环通常由鉴相器(PD,Phase Detector)、环路滤波器(LF,Loop Filter)和压控振荡器(VCO,Voltage Controlled Oscillator)三部分组成。


如果想要获得多频率、高稳定的振荡信号输出,则需要利用PLL、 倍频、分频等频率合成技术。下面是锁相环频率合成框图,当图中的N小于1时,为分频电路;N大于1时,为倍频电路。

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传统晶体/振荡器的劣势:


现在的电子系统复杂程度越来越高,当一个电子产品需求多个晶体/谐振器时,如果仍选择传统的晶体或者振荡器就会出现诸多限制:


1.成本:


当一个电子产品需求多个晶体/谐振器, 特别是需求不同频率时,一个可以输出多路时钟信号的时钟发生器的成本比几个晶体/谐振器有优势。


2.可靠性:


由于产品特性,晶体/谐振器的失效率比硅芯片高很多。频率越高, 失效率越高,会降低电子产品的可靠性。


集成度更高的PLL时钟芯片可以提高电子产品的可靠性, 降低产品的返修率。


3.可适用性:


高于50MHz的高频晶体由于需要使用高阶泛音晶体, 生产工艺复杂,价格昂贵。


PLL时钟芯片只需要一个低频晶体或一个可用的时钟参考就能产生多路高频高性能的时钟信号。


4.Aging:


晶振容易老化。由于晶体材料和晶体表面的杂质以及晶体材料之间的机械应力, 晶体会以±2ppm到±5ppm的误差变化。因供应商不同,每种晶体的老化情况也有所不同。但都可能会导致全系统缓慢的退化。


PLL时钟芯片可以在设备的整个生命周期中都保持其准确性。


5.存储管理:


管理进入生产系统的每个设备的材料库存、需求和预测计划,是采购团队现存的难题之一。特别是对于有多个产品的平台而言, 需求的晶体/谐振器数量更多,管理这些以及其背后的供应链所带来的问题更加繁琐。


PLL时钟芯片具备高集成度,可以解决多料号的问题,便于存储管理。


通用产品对时钟的要求:


不同的产品对时钟的要求也不一样, 下面的列表将不同的产品和不同的接口对时钟的要求做了简单的介绍:

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10G交换机产品上可能需要的时钟有:25MHz系统时钟, 25MHz PHY时钟, 100MHz PCIE时钟, 156.25MHz 10G PHY时钟等。赛思AC1571和AC2301时钟芯片可以完美的替代多个XO/VCXOs。

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赛思时钟芯片,

低成本 高集成 更简约!


1.时钟发生器:AC1571


AC1571 是一款基于 PLL 的时钟发生器,采用 ADPLL(全数字锁相环)技术,以实现**的高频低相噪性能,并具备低功耗和高PSNR 能力,可实现小于 0.3ps RMS的相位抖动性能。


AC1571 最多可以支持11路时钟输出。可输出差分100MHz,125MHz,156.25MHz和单端33.33MHz CPU时钟,同时输出6路 25MHz缓冲参考时钟。


在交换机和路由器上, AC1571可以完全替代多个传统的VCXO,节省成本及PCB面积。功能说明框图如下:

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2.时钟缓冲器:AC2301、AC2101


赛思的时钟缓冲器主要有AC2301和AC2101。


AC2301是一款2.1GHz、10路差分扇出缓冲器,用于高频、低抖动时钟数据分配和电平转换。

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AC2101是一款高性能、低噪声的LVCMOS扇出缓冲器,可以从单端、差分或晶体输入中分配出10路DC~200M超低抖动时钟,输出电压支持1.5V/1.8V/2.5V /3.3V。


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赛思前瞻布局,

打破中高端市场被垄断局面。


赛思一直专注于时钟方面的研发设计,前瞻布局。早在2018年起就开始集中攻关国产高端时钟芯片,凭借自研的全数字锁相环ADPLL技术,成功制成国内首款融合北斗的时频SOC样片,填补了国产时频SOC芯片领域的空白!


2022年赛思自研的时钟缓冲器实现量产,产品性能对标国外某主流型号芯片。


目前赛思已将频率同步器、PCIe时钟等全品类高端时钟芯片纳入研制计划,产品涵盖时频设备、时频模块、 时钟发生器、PCIE时钟、 时钟缓冲器、 晶振、OCXO等。


赛思半导体产品可以为更细分的通信网络单元提供高性能、高集成及低成本的时间同步服务,也可以在社会各行各业应用落地,包括元宇宙、VR/AR、人工智能、区块链、5G通信、新基建、智慧城市、北斗卫星授时、新能源、信息技术、高端制造、汽车自动驾驶等领域。

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赛思:做创新驱动发展的排头兵!


赛思拥有上百人的研发和技术团队,具备国内领先的时钟技术水平,在高精度守时和授时、大型组网及同步网的网管上有核心专利和商用案例。


除了自有FPGA守时和授时算法、具有硬件设计与软件深度定制开发能力之外,还一直坚持与高校和研究所合作研发原子钟技术、近期更是获批设立了省级博士后工作站。


在时频研发和人才培养方面,赛思不遗余力,积极促进产、学、研结合,提高企业技术创新能力,推进科技成果转化为生产力。


时频技术是社会数字化转型的关键前提。未来已来!赛思将继续保持大企风范,发挥模范带头作用,在时频领域做创新驱动发展的排头兵!


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